说明assign语句和always语句的特点

在Verilog中，`assign`与`always`是两种常用的语句，用于描述数字电路的行为。它们各有特点，适用于不同的设计场景。

`assign`适用于简单的组合逻辑，而`always`则更适合描述时序电路或需要条件判断的逻辑。合理选择两者，有助于提高代码的可读性和可维护性。